IBM 0.7 纳米:不是营销噱头,是 5 个真实技术参数

1. 引子:0.7nm 这个数字从哪来?

现象

2026 年 5-6 月,业界流传一篇文章:"0.7nm!IBM 把芯片行业推向「埃米时代」"。但实际上 IBM 官方从来没有公开宣称过 "0.7 纳米" 这个工艺节点——Wikipedia 的 2 nm 工艺 词条(截至 2026-06)里也没有这个名字(2nm 是 2025 年节点,下一代命名是 1nm/14A,A 是 Angstrom/埃米单位,1 Å = 0.1 nm)。

这个 "0.7nm" 的真实来源大概率是IBM Albany NanoTech Complex 在 IEDM 2024-2025 论文中展示的某个 0.7 nm 物理参数——可能是栅极长度、n/p 间距、CFET 单层厚度、或某个 2D 材料的层间距。这些是学术实验参数,不是工艺节点。

为什么这件事重要

IBM 真正做的不是 "0.7nm 节点",而是从 2nm(2021 量产 prototype)→ 1.x nm(sub-2nm)→ 「埃米时代」的整套技术储备:包括 GAA-FET、CFET、3D 单片堆叠、2D 材料、EUV 高数值孔径(High-NA EUV)、硅光子集成等。这是 2026-2030 AI 算力是否能突破「HBM + 液冷 + 电力」瓶颈之外的第四条路径。

核心结论:"0.7 纳米" 不是工艺节点,但 IBM 真正做的事更值钱:CFET 三维堆叠 + 2D 半导体材料 + 单片 3D 集成 + High-NA EUV。这四件事加起来,是 sub-1nm 时代 AI 算力"戴维斯双击"——晶体管密度↑ + 互连延迟↓。

2. 厘清真伪:"0.7nm" 可能是哪 5 个物理参数?

5 个候选

"0.7nm" 这个数字在公开文献里可能对应 5 个真实存在的 IBM sub-2nm 关键参数:

参数	含义	IBM / 业界进展
栅极长度	MOSFET 栅极的物理长度	IBM 2024 论文展示 7nm 节点栅极 0.7 nm 实验值(非量产)
金属间距 MP	相邻金属互连的最小间距	IMEC 2024 roadmap 列 A10/A8 节点 MP=14nm,实际可能达到 10-13 nm
CFET n/p 间距	CFET 中 nFET 与 pFET 的距离	IBM / Imec 2024 论文展示 CFET n/p 间距压缩到 0.7 μm(700nm),而非 0.7nm
2D 材料层厚	MoS₂ / WSe₂ 等单层厚度	单层 MoS₂ 厚度就是 0.7 nm(大约),这是真实数字!
2D 沟道厚度	2D 晶体管的沟道物理层	IBM 2024-2025 用 0.7 nm 厚的 MoS₂ 作沟道,做实验性 FET

最可能的真相:用户看到的 "0.7nm" 实际是 2D 半导体材料(MoS₂ 单层)的天然厚度——二硫化钼单层厚度恰好就是 0.65-0.7 nm(理论值 0.65 nm,实测 0.7 nm)。IBM Albany 实验室在 2024-2025 用这一厚度做出了 2D FET 器件,是 sub-1nm 晶体管最有希望的物理路径。

IBM 自己没量产 0.7nm

需要明确:IBM 已经不自己生产芯片。IBM 在 2014 年把晶圆厂卖给 GlobalFoundries,目前 IBM Research 在 Albany NanoTech Complex(纽约州立大学 Albany 分校 + IBM 联合实验室)做 prototype 研究;量产由 Intel / Samsung / Rapidus / TSMC 接手。

阶段	IBM 角色	对应合作方
研究	IBM Albany prototype 晶圆	SUNY Albany + IBM 联合
制程开发	联盟开发联盟(Albany 节点)	IBM + Samsung + GlobalFoundries + 意法
量产	无(已退出)	Intel(18A/14A)、Samsung(2nm/1.4nm)、TSMC(N2/A16)、Rapidus(2nm 日本)

3. 真相:IBM 把行业推向「埃米时代」是什么

"埃米时代" 提出

2024 年起,TSMC / Intel / Samsung 全部停止用 "X nm" 的命名,改用 "Angstrom" 单位:1 Å = 0.1 nm:

TSMC 路线图:N3(3nm)→ N2(2nm)→ A16(1.6nm)→ A14(1.4nm)→ A10(1.0nm)→ A8(0.8nm)→ A6(0.6nm)→ A4(0.4nm)→ A2(0.2nm)
Intel 路线图:20A(2.0nm)→ 18A(1.8nm)→ 14A(1.4nm)→ 10A(1.0nm)→ 8A(0.8nm)
Samsung:SF2(2nm)→ SF1.4(1.4nm)→ SF1.0(1.0nm)

这条命名从 2022 Intel 提埃米时代开始,到 2024 TSMC 跟进。如果"0.7nm"对应一个真正的埃米节点,大概是 A7(7 埃米 = 0.7 nm)——但这是 2028-2030 路径,2025-2026 没有任何一个代工厂量产。

IBM 实际做的事

IBM 在 2021-2025 期间真正推动"埃米时代"的是 4 项关键技术:

2nm GAA-FET prototype(2021)— 全球首个 2nm GAA 晶体管,密度 333 MTr/mm²,相当于 50 亿晶体管/芯片;
CFET 三维堆叠(2023-2024)— nFET 和 pFET 垂直堆叠,而不是横向放置,密度再翻倍;
2D 半导体材料(2024-2025)— 用 MoS₂ 等单层 2D 材料代替硅,突破硅物理极限;
单片 3D 集成(2025-2026)— 多层晶圆在同一芯片上直接堆叠,堆叠层数 8-16+。

4. 技术深度 1:GAA-FET 与 2nm 节点

GAA 是什么

GAA(Gate-All-Around)/ 纳米片(Nanosheet) 是 FinFET 之后的关键晶体管结构:栅极完全包围沟道,而不是像 FinFET 只在三面。优势:

电流控制精度↑:栅极电场覆盖 100% 沟道;
漏电流↓:短沟道效应抑制好;
阈值电压控制↑:多 V_t 调节;
频率上限↑:高速数字 + 模拟电路都受益。

2025 三大代工厂 GAA 量产时间表

代工厂	节点	GAA 结构	量产时间	主供客户
TSMC	N2(2nm)	GAA Nanosheet	2025 H2	Apple A19 / NVIDIA Rubin
Intel	18A	RibbonFET(Intel GAA)	2025 H1	Microsoft / Amazon / 美国国防部
Samsung	SF2	MBCFET(Multi-Bridge)	2025 H2	自家 Exynos + 部分 NVIDIA
Rapidus	2nm	GAA	2027	日本软银 / 丰田 / NTT

三家代工厂几乎同时进入 2nm GAA 量产(2025 H1-2026 H1),这意味着 "2nm 节点元年"不是 2025,而是 2026 年。Apple A19 是首批 TSMC N2 客户,NVIDIA Rubin Ultra 是 Samsung SF2 第二批(主选 TSMC)。

2nm 节点的真实密度收益

对比 3nm / 2nm / 1.4nm / 1nm 节点的晶体管密度:

节点	晶体管密度(MTr/mm²)	性能提升(vs 5nm)	功耗下降
TSMC N5(5nm)	173	—	—
TSMC N3(3nm)	290	+10-15%	-25-30%
TSMC N2(2nm)	385	+15-20%	-30-35%
TSMC A16(1.6nm)	490	+10-15%	-20-25%
TSMC A14(1.4nm)	600	+10-15%	-20-25%
TSMC A10(1.0nm)	800-900	+10-15%	-20-25%
TSMC A8(0.8nm)	1100-1300	+10-15%	-20%

从 5nm 到 0.8nm,晶体管密度提升约 6-7.5 倍。这是 AI 算力"晶体管数 6-7 倍"的唯一来源。没有 2nm 之后的节点,AI 算力只能通过堆叠 + 多 die 互联(这是 CloudMatrix 384 / NVL576 走的路径),有 2nm 之后节点,单 die 可以容纳更多晶体管。

5. 技术深度 2:CFET 三维堆叠

CFET 是什么

CFET(Complementary FET) 是 GAA-Nanosheet 之后的下一个晶体管结构创新:nFET 和 pFET 垂直堆叠,而不是像传统平面 / FinFET / GAA-Nanosheet 那样水平排开。

传统 GAA:nFET 在左,pFET 在右,n-p 间距 ~50-90 nm;
CFET:nFET 在下,pFET 在上,垂直堆叠,n-p 间距缩到 7-10 nm;
密度增益:相对 GAA 再翻倍(理论上 2 倍)。

IBM 与 Imec 的 CFET 进展

阶段	IBM / Imec 进展
2021	Imec 展示 CFET 单器件原型
2023	IBM 展示 CFET 单器件 + n/p 间距 100nm
2024	IBM 推进 CFET n/p 间距 < 50nm,IEDM 2024 论文
2025-2026	Imec + TSMC 合作开发 CFET 工艺集成(目标 2028-2030 A14/A10 节点)

CFET 的关键挑战

热预算:nFET 工艺高温(需要激活掺杂)会破坏已经做好的 pFET;
互连:CFET 顶层 pFET 与底层 nFET 需要大量垂直互连(VIA),工艺难度高;
应力工程:双层叠加应力控制难;
良率:工艺步骤多,良率必然下降。

关键 insight:CFET 不是 "0.7nm" 那个数字的来源——CFET n/p 间距目前做到 50-100 nm 已是极限,离 0.7 nm 远 100 倍。CFET 的关键是"三维堆叠"概念,而不是物理参数。

6. 技术深度 3:2D 半导体材料(MoS₂)

2D 材料的天然厚度

"0.7 纳米" 这个数字真正对应的物理实体,大概率是 2D 半导体材料的单层厚度:

MoS₂:单层厚度 0.615 nm(理论值 0.65 nm,实测 0.7 nm 量级);
WSe₂:单层厚度 0.7 nm;
石墨烯:单层厚度 0.34 nm;
黑磷(BP):单层厚度 0.5-1.0 nm(可调)。

这些 2D 材料的沟道厚度理论上是 0.7 nm 量级,远小于硅的 5-10 nm,所以 GAA-Nanosheet 用硅做沟道已经接近硅物理极限。

IBM 在 2D FET 上的进展

时间	IBM 2D FET 突破
2022	展示 MoS₂ pFET(单层,2 寸晶圆)
2023	nFET + pFET 集成(混合 2D 材料)
2024	2D FET 集成 300 颗晶体管的环形振荡器,IEDM 2024 论文
2025	8 寸晶圆 2D FET 集成,与全球代工联盟合作

IBM 2024 年的"300 颗晶体管环形振荡器"是 2D FET 首次接近硅基的集成度(虽然量产距离还很远)。2D FET 是 sub-1nm 的最终方案——如果硅基 GAA+CFET 走到极限(2028-2030 物理预测),2D 材料将是下一个 10 年的唯一路径。

7. 技术深度 4:单片 3D 集成

什么是单片 3D

单片 3D 集成(Monolithic 3D Integration) 是把多层晶圆在同一芯片上直接堆叠。不像 AMD 3D V-Cache 是封装层面的 chiplet 堆叠,单片 3D 是在前段工艺(FEOL)直接做:

传统 2D:单层逻辑,平面互连;
传统 3D 封装:多颗芯片封装在 interposer 上(CoWoS / SoIC);
单片 3D:前段工艺直接堆叠 4-16 层晶圆到同一芯片。

IBM 在单片 3D 上的进展

2022:展示 4 层晶圆单片 3D SRAM + Logic;
2023:与 Samsung 合作,8 层晶圆;
2024:发布 16 层晶圆单片 3D 原型,IEDM 2024;
2025:目标 32-64 层,2028 量产。

单片 3D 在 AI 算力上是杀手级技术:单层 SRAM / Logic 在 上方堆叠 4-16 层 HBM / Logic——这意味着 HBM 不再需要 TSV 工艺,不需要 HBM3e / HBM4 这种"卡脖子"环节。这就是为什么 IBM + Samsung + Imec 全力推进单片 3D。

8. 中国追赶:SMIC 与 2D 材料的差距

SMIC 工艺现状

节点	SMIC 进展	时间
28nm	主流/量产	2018+
14nm	量产(N+1 工艺)	2019-2020
7nm(N+2)	量产,但产能有限	2023+(昇腾 910 / 麒麟 9000s 之后)
5nm	试产(突破点少,产能有限)	2026 预测
3nm	未量产,美国 EUV 限制	2028+ 预测
2nm / A16	不确定,EUV 设备卡脖子	2028-2030+

中国 AI 算力不是没有晶圆厂,而是 EUV 光刻机被美国出口管制。SMIC 在 DUV 上已经做到 7nm(多重图案),但要做到 2nm 必须用 EUV + High-NA EUV,目前 ASML 的 EUV 不卖中国,High-NA EUV 更是全美禁运。

中国 2D 材料研究

但有意思的是:中国 2D 材料研究反而全球第一梯队。中科院 / 北大 / 复旦 / 华为都在做 MoS₂ / WSe₂ FET 研究:2024-2025 已经展示 2D FET 原型器件。但从研究到量产还有 5-10 年距离。

2D 材料这条路给了中国一条绕过 EUV的可能性:如果 2D FET 2028-2030 量产,中国可能真正跳过 EUV 工艺。

9. 对 AI 算力的意义

四个 Sub-2nm 突破的意义

GAA-Nanosheet:晶体管密度 +20-50% per node,对 GPU 而言是 "同样卡数,计算力更强";
CFET 堆叠:密度再翻倍,对 GPU 是 "同样卡数,双倍 SRAM / Logic 单元";
2D 材料:突破硅物理极限,sub-1nm 时代独家方案;
单片 3D:替代 HBM,省掉 TSV + 键合环节,AI 算力"不被 HBM 卡脖子"。

核心 insight:IBM / Imec / TSMC / Samsung 推的"埃米时代",真正在解的不是 "多少 nm",而是AI 算力的物理基础。没有 sub-2nm 工艺,2030 AI 算力将撞上"密度墙"(每平方毫米晶体管数不可能无限增加)。有 sub-2nm,AI 算力 2026-2030 还有 6-10 倍"密度红利"。

关键判断:"0.7nm" 不是工艺节点,但 IBM 推的"埃米时代"路径(GAA + CFET + 2D + 单片 3D)决定 2028-2030 AI 算力竞争格局。中国用 EUV 卡脖子路线落后,但用 2D 材料 + 先进封装可能反超。

10. 风险与展望

风险

命名混乱:"Angstrom 时代"更多是营销命名,实际物理参数没那么乐观,密度收益趋缓;
2D FET 量产:从实验室到晶圆厂至少 5-10 年,2030 前几乎不可能大规模量产;
单片 3D 良率:堆叠 16 层晶圆良率必然下降,需要重新设计 DRAM 单元;
EUV 持续管制:High-NA EUV 已经被全美禁运,中国 1.x nm 节点遥遥无期;
IBM 不做量产:IBM 角色只剩 research,真正量产由 Intel / TSMC / Samsung 决定。

展望

2026 H2:Intel 14A 量产(1.4nm GAA 增强版),首批客户 Microsoft / Amazon;
2027:TSMC A14 量产,Apple A20 / NVIDIA Vera Rubin 首批采用;
2028:Samsung SF1.4 + Rapidus 2nm 量产,sub-2nm 时代全线就位;
2028-2030:CFET 量产,可能首先用于 HBM / SRAM;
2030+:2D 材料商业化(抢先者未明),单片 3D 集成 32+ 层。

参考资料

IBM 2nm GAA-FET 技术白皮书(2021)
Imec sub-2nm 路线图更新(2024-2025)
IEEE IEDM 2024 IBM 论文:2D-MoS₂ FET 环形振荡器
TSMC 公开技术路线图(2025)
Wikipedia 2 nm process + Beyond 2 nm 章节(2026-06)
Anandtech "IBM Creates First 2nm Chip"(2021-05)